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上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）：cadence IC培训班：2024年11月30日......(欢迎您垂询，视教育质量为生命！)

学时和费用

        ★课时：共1个月


        ☆注重质量
        ☆边讲边练
        ☆合格学员免费推荐工作



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质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲:

candence IC61的数模混合电路培训班

第一阶段

课程特点：导入全定制IC设计流程概念，以IC61设计工具为平台，介绍IC设计从前端的逻辑设计到后端的版图实现。

内容重点: 集成电路逻辑设计的方法，candence IC61设计工具的主要功能及基本基本操作方法

学员基础：学员具有电子设计相关经验，或对集成电路设计有初步了解。

序号	课程
一	芯片设计流程：全定制芯片的设计流程芯片设计所需的EDA工具芯片设计的技术特点芯片逻辑设计：芯片逻辑设计的概念主流逻辑设计语言介绍 Verilog语言设计方法
二	逻辑验证：验证方法学介绍逻辑综合： DC complier工具介绍逻辑合成的概念和方法逻辑合成的关键技术点
三	IC61： Candence IC61工具介绍工具界面及更新点逻辑图向原理图的转化 IC61工具下原理图输入方法
四	IC61 ：版图设计的实现与方法 Layout基本层 Layout编辑方法模拟电路设计与仿真：
五	版图验证

第二阶段

1、Cadence设计平台DFII及启动命令ICFB
1.1 Cadence设计平台
1.2 启动Cadence

2、Composer原理图输入工具
2.1 启动Cadence建立一个新的工作库
2.2 建立新单元
2.3 晶体管级原理图

3、变量、端口和单元的命名规则
4、Verilog仿真
4.1 Composer原理图的Verilog仿真
4.2 Composer工具中的行为级Verilog代码
4.3 独立的Verilog仿真
4.4 Verilog仿真中的时序

实验：mips处理器设计

第三阶段

1、Virtuoso版图编辑器

2.1 反相器原理图
2.2 反相器版图
2.3 打印版图
2.4 生成提取视图
2.4 版图对照原理图检查

3 单元设计全流程

4、标准单元设计模板
4.1 标准单元几何尺寸说明
4.2 标准单元I/O端口布置
4.3 标准单元晶体管尺寸选择

实验：单元设计

第四阶段

1 Spectre模拟仿真器
1.1 原理图仿真（瞬态仿真）
1.2 Spectre模拟环境下仿真
1.3 用配置视图仿真
1.4 模拟／数字混合仿真
1.5 静态仿真
1.6 参数化仿真
1.7 功耗测量

2 单元表征
2.1 Liberty文件格式
2.2 用ELC表征单元
2.3 用Spectre表征单元
2.4 把Liberty转换成Synopsys数据库格式

3 Verilog综合
3.1 用dc_shell进行Synopsys Design Compiler综合
3.2 Cadence RTL Compiler综合
3.3 把结构描述Verilog输入到CadenceDFII设计平台中
3.4 综合后Verilog仿真

实验一：综合后Verilog仿真
实验二、 Spectre Simulation实战演练
实验目的：掌握电路特性仿真方法

第五阶段

1、抽象生成
1.1 将库读入到Abstract中
1.2 找出单元中的端口
1.3 提取步骤
1.4 抽象步骤
1.5 生成LEF（库转换格式）文件
1.6 修改LEF文件

2 SOC Encounter布局布线
2.1 Encounter用户图形界面
2.2 用配置文件进行设计输入
2.3 编写SOC Encounter脚本

3 芯片组装
3.1 用ccar进行模块布线
3.2 用ccar完成内核至焊盘框的布线
3.3 生成终的GDSII

4 微型MIPS处理器
4.1 微型MIPS处理器
4.2 微型MIPS：展平设计工具流程
4.3 微型MIPS：层次化设计工具流程

实验：

1、抽象生成
2、SOC Encounter布局布线和芯片组装

第六阶段

1、基于IP核的设计,IP核的SoC设计方法
2、cmos工艺基础
2.1 mos器件物理本质
2.2 基本的cmos制造流程 533
2.3、展望

实验：IP核的SoC设计

第七阶段微型MIPS处理器项目实战

1 微型MIPS处理器
1.2 微型MIPS：展平设计工具流程
1.2.1 综合
1.2.2 布局布线
1.2.3 仿真
1.2.4 终组装
1.3 微型MIPS：层次化设计工具流程
1.3.1 综合
1.3.2 宏模块内布局布线
1.3.3 准备层次结构中的定制电路
1.3.4 生成宏模块的抽象视图
1.3.5 含宏模块的布局布线
1.3.6 仿真
1.3.7 终组装

第八阶段 DSP系统的VLSI设计

1，数字信号处理算法
2，DFG分析
3，FPGA数字信号处理系统
4，IP软核验证
5， A/D与D/A电路

实验：
1、 DSP处理器设计
2、Verilog HDL练习

第三阶段

4. CMOS集成电路的版图
4.1 MOS场效应晶体管的版图实现
4.1.1 单个MOS管的版图实现
4.1.2 MOS管阵列的版图实现
4.2 版图设计规则
4.2.1 概述
4.2.2 1.5μm硅栅CMOS设计规则
4.3 版图系统的设置
4.3.1 建立版图库
4.3.2 对层选择窗进行设置
4.3.3 版图编辑窗的设置
4.3.4 使用Option菜单进行版图编辑窗
5.版图的建立
5.1 设置输入层
5.2 屏幕显示画图区
5.3 建立几何图形
5.4 版图的编辑
5.4.1 设置层的可视性
5.4.2 测量距离或长度
5.5.3 图形显示
5.5.4 选择目标
5.5.5 改变图形的层次
5.5.6 加标记
5.6 棍棒图
5.7 版图设计方法概述
5.7.1 版图设计方法
5.7.2 层次化设计

实验：
实验三、 Virtuoso Layout Editor实战演练
实验目的：使用EDA工具进行版图设计。

第四阶段

6. 版图验证
6.1 概述
6.1.1 版图验证的项目
6.1.2 Cadence的版图验证工具
6.1.3 版图验证过程简介
6.2 DivaDRC规则文件的建立
6.3 Dracula规则文件
6.3.1 Dracula规则文件的结构
6.3.2 建立Dracula规则文件
6.3.3 Dracula规则文件至Diva规则文件的转换
6.4 运行Diva DRC
6.5 运行Dracula DRC
6.5.1 验证步骤
6.5.2 结果分析
6.6 运行Dracula LVS
6.6.1 LVS原理
6.6.2运行过程
6.6.3输出报告解读
6.6.4错误的纠正
6.7关于ERC

7. 外围器件及阻容元件设计
7.1 特殊尺寸器件的版图设计
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.电阻、电容及二极管的版图设计
7.2.1 MOS集成电路中的电阻
7.2.2 MOS集成电路中的电容器
7.2.3 集成电路中的二极管
7.3 CMOS集成电路的静电放电保护电路
7.4 压焊块的版图设计
7.5 电源和地线的设计
7.5.1电源和地线在外围的分布框架
7.5.2电源和地线在内部的分布

实验：
实验四、Diva Interactive Verification
实验目的：掌握DRC和LVS验证方法

第五阶段

8. 模拟和双极型集成电路的版图设计
8.1 模拟CMOS集成电路
8.1.1 模拟集成电路和数字集成电路的比较
8.1.2 MOS器件的对称性
8.1.3 无源元件
8.1.4 连线
8.1.5 静电放电保护
8.1.6 衬底耦合
8.2 铝栅CMOS集成电路
8.2.1 铝栅CMOS集成电路的版图计
8.2.2 铝栅CMOS集成电路版图实例
8.3 双极型集成电路
8.3.1 双极型晶体管的版图图形
8.3.2 双极型集成电路版图设计的原则和步骤

实验：
实验五、Active HDL调试、仿真Verilog HDL
实验目的：熟悉Active HDL仿真软件的使用，初步掌握利用Verilog HDL设计数字系统的基本步骤。
实验六 NC-Verilog Simulator实验
实验目的：NC_verilog仿真器的使用，包括编译、运行和仿真。

第六阶段

9. 版图设计技巧和实例
9.1 人工全定制版图设计方法
9.2 常用版图设计技巧
9.3 版图实例
9.3.1 CMOS门电路
9.3.2 CMOS SRAM单元及阵列
9.3.3 CMOS D触发器
9.3.4 CMOS放大器
9.3.5 双极集成电路

实验：
实验七 Ambit BuildGates逻辑综合实验
实验目的：BuildGates逻辑综合方法，静态时序分析。
实验八、Silicon Ensemble 布局布线
实验目的：
学习使用Silicon Ensemble进行系统级约束布局布线。