曙海教育的数字集成电路设计课程培养了大批受企业欢迎的工程师。大批企业和曙海建立了良好的合作关系。曙海教育的数字集成电路设计课程在业内有着响亮的知名度。

　 本课程，秉承12年积累的教学品质，以IC项目实现为导向,老师将会与您分享数字芯片设计的全流程以及Synopsy和Cadence公司EDA工具的综合使用经验、技巧。

　 本课程，以实战贯穿始终，让您绝对受益匪浅！

       有数字电路设计和硬件描述语言的基础或自学过相关课程。。

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

        本课程实战演练使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具联合从头至尾强化练习整个芯片的生成过程，强调实战，实战，还是实战！

        免费、无保留赠送，教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法，而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具（这套工具非常珍贵，费了老师很多心血才全部安装好），让您随时随地，打开电脑就能进行芯片的设计和练习！

Task1： 数字IC设计流程

Task2： verilog 基础

Task3： verliog基础2

Task4： 状态机

Task5： fifo

Task6： ASIC Functional Verification

Task7： 答疑1： 验证平台的debug方法

Task8： 答疑2：如何产生可变时钟

Task9： 如何验证一个32位的加法器？

Task10： 答疑：VCS1

Task11： SystemVerilog Functional Verification

Task12： SystemVerilog interface 和 program

Task13： 实验1：Interface 和 Program的代码编写、编译和仿真

Task14： SystemVerilog Data Types - Array, struct, emu, string, operators

Task15： 答疑：VCS2

Task16： SystemVerilog Data Types - Array, struct, emu, string, operators

Task17： SystemVerilog 基本编程：task 和 function

Task18： SystemVerilog 面向对象编程

Task19： SystemVerilog 随机化 - randomization

Task20： lab2 - 数据建模packet - constrainted random stimulus

Task21： SystemVerilog 内部线程通信

Task22： lab4 利用SystemVerilog的OOP属性编写 receiver， scoreboard，构建分层的SVTB

Task23： SystemVerilog Functinal Coverage

Task24： lab5 如何搭建带有function coverage的tb

Task25： SystemVerilog assertion summary

Task26： SystemVerilog assertion sequence

Task27： SystemVerilog assertion property

Task28： SystemVerilog assertion examples

Task29： SystemVerilog assertion examples2

Task30： 课时26 UVM-OOP overview

Task31： uvm testbench architecture overview

Task32： uvm testbench architecture phases

Task33： UVM-DUT简介

Task34： UVM Transaction Modeling

Task35： UVM sequence

Task36： UVM sequence2

Task37： VCS3

Task38： UVM sequence3

Task39： UVM sequence4

Task40： UVM Component configuration

Task41： UVM Component factory

Task42： UVM TLM1.0

Task43： UVM Scoreboard and Coverage

Task44： VCS4

Task45： VCS5

Task46： UVM callback

Task47： UVM phase

Task48： VCS6

Task49： SRAMC模块验证

Task50： SRAMC模块验证2

Task51： SRAMC模块验证3

Task52： SRAMC模块验证4

Task53： SRAMC模块验证5

Task54： UVM - Virtual sequence and sequencer

Task55： UVM Sequence library

Task56： SRAMC模块验证6

Task57： UVM Register Abstraction Layer

Task58： UVM Register Abstraction Layer 2

Task59： UVM Register Abstraction Layer 3

Task60： UVM RAL examples

Task61： SD HOST 模块验证

Task62： SD HOST模块验证2

Task63： SD HOST 模块验证3

Task64： SD HOST模块验证4

Task65： SD HOST模块验证5

Task66： SD HOST模块验证6

Task67： 面试技巧和面试题

Task68： 系统级验证介绍

Task69： 系统级验证2

Task70： SD HOST模块验证 功能覆盖率

Task71： 网表仿真