 集成电路IC后端设计培训(数字IC版图实训) |
| 培养目标 |
| 通过培训使学员专项技能水平达到相当于中级技术等级；掌握集成电路基本工艺设计知识、版图设计基础知识，了解半导体基础理论，能熟练使用EDA软件软件进行基本版图设计。 |
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| 培养对象 |
1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
2.需要充电，提升技术水平和熟悉设计流程的在职人员；
3.集成电路设计企业的员工内训。 |
| 教学优势 |
曙海教育的数字集成电路设计课程培养了大批受企业欢迎的工程师。大批企业和曙海
建立了良好的合作关系。曙海教育的数字集成电路设计课程在业内有着响亮的知名度。
本课程，秉承12年积累的教学品质，以IC项目实现为导向,老师将会与您分享数字芯片设计的全流程以及Synopsy和Cadence公司EDA工具的综合使用经验、技巧。
本课程，以实战贯穿始终，让您绝对受益匪浅！ |
| 入学要求 |
学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。 |
| 班级规模及环境--热线:4008699035 手机:15921673576( 微信同号) |
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坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。 |
| 上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）： 后端培训开班时间：2024年12月30日...... |
| 实验设备 |
☆资深工程师授课
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
专注高端培训17年，曙海提供的课程得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。
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| 师资团队 |
【赵老师】
大规模集成电路设计专家，10多年超大规模电路SOC芯片设计和版图设计经验，参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线，精通SOC芯片
设计和版图设计的各种EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。
熟练掌握版图设计规则并进行验证及修改；熟练掌握Unix/Linux操作系统；熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。
【王老师】
资深IC工程师，十几年集成电路IC设计经验，精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。
从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计，
熟练掌握1.8V，3.3V,5V,18V,25V，40V等各种高低压混合电路的IC设计。
【张老师】
从事数字集成电路设计10余年，精通CMOS工艺流程、版图设计和布局布线，精通VERILOG,VHDL语言，
擅长芯片前端、后端设计和复杂项目实施的规划管理，其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验，对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发，拥有数颗规模超过百万门的数字芯片成功流片经验.
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| 新优惠 |
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◆在读学生凭学生证，可优惠500元。 |
| 质量保障 |
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
集成电路IC后端设计培训 |
◆ 本课程实战演练使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具联合从头至尾强化练习整个芯片的生成过程，强调实战，实战，还是实战！
◆ 免费、无保留赠送，教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法，而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具（这套工具非常珍贵，费了老师很多心血才全部安装好），让您随时随地，打开电脑就能进行芯片的设计和练习！
◆ 赠送每个工具用到的流片厂工艺库和技术文件。
◆ 企业化项目管理方案。 |
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第一阶段
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计算机操作系统UNIX应用基础；
半导体器件原理及集成电路概论；
集成电路设计导论及流程；
版图设计工具及使用方法；
项目设计实践（C）。 |
CMOS集成电路设计原理；
ASIC设计导论；
IC布局布线设计；
可测性设计；
项目设计实践。 |
Synopsys DC（Design Compiler） 综合
1，综合的概念
2，综合库与工具介绍
3，工作环境的设立和关键命令
4，综合前的准备工作
5，芯片逻辑代码和流片厂库的结合
6，综合的过程
7，
综合后网表的导出
8，时序SDC的导出
9，Synopsys DC 为Cadence Encounter工具所做的准备工作。
10，快速综合TCL脚本使用技巧
Cadence Encounter 布局布线
1.网表和工程库的结合
2，环境变量的设置和关键命令
3,布局布线前的准备工作
4，Synopsys DC工具和Cadence Encounter工具的衔接和配合
2.Floor plan
3.电源规划
4.布局、摆放
5.时钟树
6.布线
Cadence Virtuos 芯片焊盘和封装
1，环境变量的设置和关键命令
2，库的导入
3，快速建立工作环境的方法
4，焊盘库和工艺库的建立
5，Encounter def文件的导入
6，Encounter和Virtuoso的配合
7，芯片文件的导入
8，焊盘和封装的仿真
9，焊盘、封装与芯片的管脚规划
10，连线技巧
Synopsys PT（PrimeTime） 验证仿真
1，环境变量的设置
2，关键命令
3，仿真验证过程
4，仿真验证报告的产生
5，快速验证技巧
6，TCL脚本的使用技巧
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第二阶段 DFT可测试设计技术 |
基于Synopsys DFT compiler的DFT技术，介绍可测性设计技术、组合电路和时序电路的测试方法、基于TCL的DFT设计实现的基本流程。
1. VLSI test
2. DFT要点
3. DFT设计流程
4. DFT设计技巧
5. Fault model
6. ATPG
7. ATPG技巧
8. Fault simulation
9. Fault 要点
10. Fault 技巧
11. Fault 流程
12. Scan
13. 扫描技巧
14. 扫描要点
15. 扫描流程
16. JTAG
17. Logic BIST
18. Test compression
19. Memory test
20. Memory 测试要点
21. Memory测试流程
22. Memory测试技巧
23. scan chain/ BSD/BIST 概念与设计方法
24.DFT 的测试原理/测试方法( D算法 向量产生与仿真)
25.BSD 基本单元和JTAG测试
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第三阶段 |
1.Floor plan
2.电源规划
3.布局、摆放
4.时钟树
5.布线
6.RC extraction
7.静态时序分析（STA）
8.验证
1)DRC
2)lvs
3)erc
9.项目实战
10.数字后端全流程设计工具
11.相关工艺库文件
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第四阶段 芯片后端全工具链、全流程实战演练 |
项目实战：
ARM9芯片后端设计整个流程项目实战演练，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具联合从头至尾强化练习整个芯片的生成过程。 |
合作伙伴与授权机构
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总部李老师