SystemVerilog验证培训 |
班级规模及环境 |
为了保证培训效果,增加互动环节,我们坚持小班授课,每期报名人数限3到5人,多余人员安排到下一期进行。 |
上课时间和地点 |
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 近开课时间(周末班/连续班/晚班):SystemVerilog验证培训:2024年11月18日...... |
学时 |
◆课时: 共5天,30学时 ◆外地学员:代理安排食宿(需提前预定) ☆注重质量 ☆边讲边练 ☆合格学员免费推荐工作 专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力 得到大家的认同,受到用人单位的广泛赞誉。 ★实验设备请点击这儿查看★ |
新优惠 |
◆团体报名优惠措施:两人95折优惠,三人或三人以上9折优惠 。注意:在读学生凭学生证,即使一个人也优惠500元。 |
本课程实战演练使用Synopsys公司的DC,PT等工具, 免费、无保留赠送,教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法,而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具(这套工具非常珍贵,费了老师很多心血才全部安装好),让您随时随地,打开电脑就能进行芯片的设计和练习! |
质量保障 |
1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听; |
SystemVerilog验证培训 |
第一阶段 |
课程说明: 2.SystemVerilog 语义语法 3.SystemVerilog 并发操作机制 4.Object Oriented Programming (OOP) 面向对象的编程 5.SystemVerilog 内部通信机制 6.SystemVerilog Assertion 7.功能覆盖率统计 |
第二阶段 SystemVerilog VMM |
课程说明: VMM验证方法学是针对数字电路验证技术高级学员的课程,是数字电路验证工程师需要掌握的一项高级技能。该课程不仅是对VMM验证方法的理论描述,更重要的是对VMM验证方法学的理论和用法的归纳,总结和升华,通过VMM验证方法学课程的学习可以快速成为一名优秀的IC验证工程师。 课程大纲: 1. VMM 验证平台的架构 2. VMM 消息服务机制 3. VMM 数据建模 4. 激励生成与工厂模式 5. 覆盖率统计与自动比较的回调机制 6. 验证方法学使用技巧 |
第三阶段 SystemVerilog UVM 验证 |
课程说明:
UVM验证方法学是针对数字电路验证技术高级学员的课程,是数字电路验证工程师需要掌握的一项高级技能。该课程不仅是对UVM验证方法的理论描述,更重要的是对UVM验证方法学的理论和用法的归纳,总结和升华,通过UVM验证方法学课程的学习可以快速成为一名优秀的IC验证工程师。 2. UVM 消息服务机制 3. UVM 数据建模 4. UVM component factory and configuration 5. TLM communication 6. UVM callback 7. UVM sequence and sequencer 8. Advance on UVM phase 9. Register Abstraction Layer (RAL) |